（原标题：逻辑芯片，走向何方？）

在 2024 年 SEMI 国际战略研讨会上，我（指代本文作者Scotten Jones，以下同）从技术和经济的角度审视十年后逻辑将走向何方。以下是我的演讲的讨论。

为了理解逻辑，我相信了解前沿逻辑器件的构成是有用的。TechInsights 提供了详细的封装分析报告，我为 10 种 7 纳米和 5 纳米级设备获取了报告，包括英特尔和 AMD 微处理器、Apple A 系列和 M 系列处理器、NVIDIA GPU 以及其他设备。

图 1 说明了芯片区域（die area）的构成。

图 1. 逻辑布局（Logic Layouts）

从图 1 中可以看出，逻辑部分占芯片面积（ die area）略小于二分之一，内存部分略小于芯片面积的三分之一，而 I/O、模拟和其他部分则占平衡。我发现有趣的是，实际测量的SRAM内存面积比我通常听到人们谈论的片上系统 (SOC) 产品的百分比要小得多。右下角的图显示存在一个异常值，但除此之外，值紧密聚集。

单一逻辑几乎占据了芯片面积的一半，因此从设计的逻辑部分开始是有意义的。逻辑设计是使用标准单元（standard cell）完成的，图 2 是标准单元的平面图。

图2：标准单元

标准单元的高度通常用 Metal 2 Pitch (M2P) 乘以轨道（tracks）数量来表示，但从图的右侧可以看出，器件结构的横截面图也必须与单元高度相匹配并受到设备物理的限制。取决于接触式多晶硅节距 (CPP：Contacted Poly Pitch) 的单元宽度也是如此，从图的底部可以看到器件结构的横截面图，该结构再次受到物理约束。

图 3 显示了确定单元宽度和单元高度缩放实际限制的分析结果。我有一个演示文稿详细介绍了缩放限制，在该演示文稿中，图 2 和图 3 之间有数十张幻灯片，但由于时间有限，我只能展示结论。

图3：逻辑单元微缩

单元宽度缩放（Cell width scaling ）取决于 CPP，图的左侧说明了 CPP 如何由栅极长度 (Lg：Gate Length )、接触宽度 (Wc：Contact Width) 和两个接触到栅极间隔物厚度 (Tsp：Contact to Gate Spacer Thicknesses) 组成。Lg 受泄漏限制，可接受泄漏的最小 Lg 取决于器件类型：具有单栅极的平面器件能够使用一个厚度未受限制（约为30nm左右）的沟道表面；FinFET 和水平纳米片 (HNS：horizontal Nanosheets) 限制沟道厚度（~5 nm），并分别具有 3 个和 4 个栅极。

最后，2D 材料引入了 <1 nm 沟道厚度的非硅材料，并且可以生产低至约 5 nm 的 Lg。由于寄生效应，Wc 和Tsp的扩展能力都有限。最重要的是，2D 器件可能会产生约 30 纳米的 CPP，而当今的 CPP 约为 50 纳米。

单元高度缩放（Cell height scaling ）如图右侧所示。HNS 提供单个纳米片堆叠来代替多个fins。然后，向具有 CFET 的堆叠器件的发展消除了水平 np 间距，并堆叠了 nFet 和 pFET。目前的单元高度为 150nm 至 200nm，可以降低至约 50nm。

CPP 和单元高度缩放的结合可以产生每平方毫米约 15 亿个晶体管 (1500 MTx/mm2) 的晶体管密度，而当今的晶体管密度<300MTx/mm2。应该指出的是，2D 材料可能是 2030 年中后期的技术，因此 1,500 MTx/mm2不在此处讨论的时间范围内。

图 4 总结了英特尔、三星和台积电宣布的工艺。

图4：已公布的工艺节点

对于每个公司和年份，都会显示设备类型、是否使用背面电源、密度、功率和性能（如果有）。功耗和性能是相对指标，英特尔不提供功耗。

在图 4 中，领先的性能和技术创新以粗体突出显示。三星是第一个在 2023 年投入生产 HNS 的公司，英特尔要到 2024 年才会推出 HNS，台积电要到 2025 年才会推出。英特尔是第一个在 2024 年将背面电源投入生产的公司，三星和台积电要到 2026 年才会推出。

我的分析得出的结论是，英特尔凭借 i3 成为性能领先者，并在所示期间保持这一地位，台积电拥有功耗领先（英特尔数据不可用）和密度领先。

图 5 展示了我们的逻辑路线图，并包括预计的 SRAM 单元尺寸（稍后将详细介绍）。

图5：逻辑路线图

从图 5 中，我们预计 CFET 将在 2029 年左右推出，从而提高逻辑密度，并将 SRAM 单元尺寸缩小近一半（SRAM 单元尺寸缩小实际上已停止在前沿）。我们预计到 2034 年逻辑密度将达到 ~757MTx/mm2。

逻辑晶体管密度预测和 SRAM 晶体管密度预测如图 6 所示。

图 6. 晶体管密度预测

逻辑和 SRAM 晶体管密度的缩放速度都在放缓，但 SRAM 的晶体管密度在更大程度上有所放缓，并且逻辑现在具有与 SRAM 相似的晶体管密度。

图 7 总结了 TSMC 与逻辑和 SRAM 相比的模拟缩放数据。模拟和 I/O 缩放也都比逻辑缩放慢。

图7：模拟和I/O缩放

对于较慢的 SRAM 以及模拟和 I/O 扩展，一个可能的解决方案是Chiplet。Chiplet可以实现更便宜、更优化的工艺来制造 SRAM 和 I/O。

图8：Chiplet

图8右侧的图来自我与Synopsys合着的2021年论文。我们的结论是，即使考虑到增加的封装/组装成本，将大型 SoC 分解成Chiplet也可以将成本降低一半。

图 9 显示了逻辑、SRAM 和 I/O 的标准化晶圆和晶体管成本（请注意，该图已根据原始演示进行更新）。

图9：成本预测

右图显示了标准化晶圆成本。逻辑晶圆成本针对金属层数量不断增加的全金属堆栈。SRAM 晶圆具有相同的节点，但由于 SRAM 的布局更为规则，因此仅限于 4 个金属层。I/O晶圆成本基于16nm-11金属工艺。我选择 16nm 来获得成本最低的 FinFET 节点，以确保足够的 I/O 性能。

右图是晶圆成本换算成晶体管成本。有趣的是，I/O 晶体管非常大，即使在低成本 16nm 晶圆上，它们的成本也是最高的（I/O 晶体管尺寸基于 TechInsights 对实际 I/O 晶体管的测量）。逻辑晶体管成本在 2nm 处上升，这是第一个台积电 HNS 片节点，其微缩幅度不大。我们预计第二代 HNS 节点在 14A 时的微缩会更大（这与台积电对其第一个 FinFET 节点所做的类似）。同样，第一个 CFET 节点的成本也增加了一个节点的晶体管成本。除了一次性 CFET 缩小之外，由于缩小有限，SRAM 晶体管成本呈上升趋势。该分析的底线是，尽管 Chiplet 可以提供一次性的好处，但晶体管成本的降低幅度将会不大。

下图是我们得出的结论。